用 verilog 硬件描述语言实现的单周期和 5 段流水线 CPU，以及在这 CPU 上的一些拓展。

大部分实验代码都（非常可耻但是毫无办法地）沿用了老师给的示例代码，因为水平实在有限。也就是说这并不是一个 100% 原创的项目。

1. 单周期含 I/O 端口的 CPU（single_cycle_cpu_with_IO）
2. 含 I/O 端口的 5 段流水线 CPU（pipelined）
3. 模拟实验考试 一（quiz1）
4. 模拟实验考试 二（quiz2）
5. 正式实验考试 一（final_quiz1）
6. 正式实验考试 二（final_quiz2）

《计算机原理与设计：Verilog HDL 版》。这是一本非常强大的实践用书，给出了详细的设计思路以及代码。

通过做这个网站上的习题来完成 verilog 语言的学习和加深硬件设计的理解。

《计算机组成与设计：硬件/软件接口（第 5 版）》的附录也给出了一个较为简略的 verilog 语言介绍。