nakajolab / b4smt Goto Github PK

What

CSRの実装

Todo

• モジュールの記述
• テストの記述
• 単位モジュールでのバグ修繕

What

各種ドキュメントを追加する

Tasks

• テストケースのドキュメント
• Verilogファイルの生成方法
• テスト方法
• Vivadoでの使い方
• FPGAに乗せる方法

What

Chisel 3.5.3 にアップデート

How

build.sbtの編集

Problems

特になし。

What

8, 16, 32bit幅でのバーストのサポート

How

SimpleAXIMemoryWithSimulationIO.scalaでのreadAddrの計算が8Byteごとにインクリメントされているため，readならばここを修正するべき？

    when(!readState.empty) {
      when(readState.output.bits.address === memAddrMask) {
        readAddr := readState.output.bits
          .address(63, 3) + readBurstLen + (axi.read.ready && readDone).asUInt

Problems

• 命令フェッチ時のバースト転送はどうなっているか
• 8, 16, 32bit幅のアクセス時の仕様の確認

What

現在の実装ではステージ数が少ないことにより、FPGA上での動作周波数がとても遅くなっている。（Nexys 4で10MHz。）そこで、クリティカルパスを短くする。

How

クリティカルパスはVivadoのImplementationのTiming画面で確認することができる。

• フェッチとデコードの間に1ステージ追加する（Vidvadoで最長のパスとされている）
• 更にクリティカルパスが存在するようであればステージの追加

Problems

修正内容が難しく、テストを増やさないといけない

What

実行中のプロセッサのメモリを書き換えられる機構を実装

How

検討中（UART?）

Problems

まだわからない。何か考えがあればこのIssueに追記する。

Verilatorを使用する前提で進める
検証にはriscofを使用その際にシミュレータのバイナリ化が必要

• Verilatorの使用方法を調査
• シミュレータのバイナリ化
  • SVファイルの出力
  • Verilatorでラップ
  • 引数から実行ファイルを指定しのコンテンツをメモリに展開（理想的にはRISC-V debug拡張だがこれは時間がかかるので避ける）
  • IOを用意することで実行中の結果を確認可能にする（B4Processor側対応済み）
• riscofでP拡張を含めた全体テスト

What

命令メモリにhexファイルの内容を入れているように、データメモリにもデータを入れておけるようにしておきたい。

How

これを活用すればできそう
https://www.chisel-lang.org/chisel3/docs/explanations/memories

Problems

とくになし

What

すべてのモジュールをまとめて一つのCPUとして動かせるもの

Todo

• Topモジュールの作成
• 関連するモジュールの完成
  • LSQ
  • データメモリ
  • 実行ユニット
• テスト
  • RISC-V tests #12 これは完成後にまた別枠として取り組む
  • 分岐テスト
  • フィボナッチ数列
  • 関数呼び出し
  • OoO
  • ストア・ロード

What

データメモリの実装

Todo

• モジュールの記述
• テストの記述
• 単位モジュールでのバグ修繕

What

LSQの実装

Todo

• モジュールの記述
• テストの記述
• 単位モジュールでのバグ修繕

What

モジュールを作成していく中で変更された箇所をmiroで直す

Tasks

• デコーダ
• リオーダバッファ
• レジスタファイル
• フェッチ
• LSQ
• データメモリ
• 命令メモリ
• 実行ユニット
• リザベーションステーション

What

メモリ接続をAXIに対応させると、Vivado上でBRAMを作って接続ができるようになるので実機でのテストがよりかんたんになる。

How

AXIの仕様を読み込んでインターフェイスを実装する。

Problems

AXIはかなり複雑な規格なので、まずはAXI Liteに対応させることから始めると良いかもしれない。

What

同時発行数1、最大コミット数1の場合はロードストアが正しく機能するが、数値を上げると正しく機能しない。

Fix

LSQのロジックを修正することで解決すると考えている。
LSQでまだ準備ができていない命令もキャッシュに送ってしまっているような状況だと疑っている。

What

命令キャッシュ部分の実装

Todo

• モジュールの記述
• テストの記述
• 単位モジュールでのバグ修繕

What

命令メモリ、データメモリを統一してお互いのアドレスにアクセスできるようにする。
できそうであればこのモジュールから他のメモリマップドIOにアクセスできるようにする。

How

単一のメモリアクセス用のモジュールを作成し、BRAMもしくはDRAMに接続するようにする。

Problems

ChiselのMemではなく、AXI経由で接続できる方が他のIOを接続できるので拡張性が高いが、実装が難しくなる。

What

命令フェッチ部分の実装

##Todo

• モジュールの記述 #16
• テストの記述
• 単位モジュールでのバグ修繕

What

RISC-Vテストの実行

Todo

• テストの記述
• バグ修繕

What

データキャッシュ部分の記述

Todo

• モジュールの記述
• テストの記述
• 単位モジュールでのバグ修繕

What

投機的な実行
現時点の実装では分岐が来るとすべて停止するような設計になっているので投機的な実行ができるようにする

How

Fetch部分の改善

Problems

他のモジュールへの影響が大きい。
実装が難しい

What

実行ユニットの実装

Todo

• モジュールの記述
• テストの記述
• 単位モジュールでのバグ修繕

What

例外処理系の命令(ecall、ebreak)に対応させる

How

例外命令が来た際にはリオーダバッファの動作を例外まで進めてから停止して、例外処理を行うようにする。

Problems

#11 が必要になるかもしれない。

これが実装できるとかなり動作が改善されると考えている。
ひとまず、tag幅2, offset幅2で実装してみる？