Esse repositório armazena um projeto de um processador Risc-V com as específicações RV32I, foi utilizado a documentação riscv-spec-v2.2.pdf. Trata-se de um projeto da disciplina de Arquiteturas de Computadores ministrada pelo professor @AlissonLinhares com o objetivo de exemplificar os conceitos fundamentais sobre arquitetura de compiladores como abstrações e tecnologias computacionais, instruções - linguagem de máquina, operações, operandos, represetações de números, represetações de instruções, operações lógicas, instruções de tomada de decisões, suporte a procedimentos, modos de endereçamento, paralelismo e instruções : sincronização, tradução e execução de um programa, aritimética para computadores, construção de datapath, processador multiciclo e pipeline, etc..

O projeto desse repositório feito em VHDL utilizando o Quartus Prime 20.1 pode ser representado pelo seguinte diagrama (Datapath):

As instruções e sinais da Unidade de Controle foram mapeados da seguinte forma:

A tabela abaixo contém os sinais de controle de cada instrução em conjunto com seus campos OPCODE, FUNC3 e FUNC7

• RV32I-EMU (Emulador)
• RARS - Risc-V Assembler and Runtime Simulator
• RV32I-ROM-Vhdl-Hardcoder-tool

• QuartusPrime
• ModelSim-Altera

• Abrir o arquivo 'Processador.qpf' no quartus prime como 'abrir projeto'
• Compilar o codigo com 'Compile design'
• Abrir o botão de 'pincel' ao lado do nome do projeto na barra superior ou entrar em configurações
• Entrar em 'EDA Tool Settings', e clicar em 'Simulation'
• Entrar em 'NativeLink settings' e selecionar 'Compile test branch'
• Clicar em 'Test Brenches', depois em 'new'
• Em 'file name' clicar em '...' e selecionar o arquivo 'TB_PROCESSADOR.vhd' e clicar em 'add' e seleciona-lo
• Adicionar o nome que quiser no campo 'Test brench name' e clicar em ok
• Selecionar o nome do arquivo que colocou acima, clicar em 'ok'
• 'Clicar em 'apply', e voltar para tela do projeto
• Trocar a compilação para 'RTL simulation', e clicar em 'RTL simulation' e aguardar um pouco para a simulação aparecer no 'model sim'

    Unidade de Controle
	- C_UNIDADE_CONTROLE
	
	MUX_PCSrc
	- C_MUX_PC

	PC
	- C_PC

	ROM
	- C_ROM

    [IF/DF]
    - C_REG_PIPE_IF_DFAIDA) 

	BancoDeRegistradores
		- C_BANCO_REGISTRADORES
	[ID/EX] 
	- C_REG_PIPE_ID_EX

	Branch_Compare
	- C_BRANCH_COMPARE

	MUX_BranchDoIT (MUX_ALU_1)
	- C_MUX_ALU_1
	
    MUX_AluSRC     (MUX_ALU_2)
	- C_MUX_ALU_2
	
    ULA --OK
	- C_ULA

	Imm_Handler
	- C_IMM_HANDLER
	
    [EX/MEM]
	- C_REGPIPE_EX_MEM
    
    AND_BRANCH 
	- C_AND_BRANCH
	
    RAM (DATA MEMORY) 
	- C_RAM
	
    [MEM/WB]
	- C_REG_PIPE_MEM_WB
	
    MUX_MemToReg  
	- C_MUX_MEM_TO_REG
	

@alcidesbeato

@derekfq

@marcoadenadai

@RafaelBarbon

Note: To be improved.