Este repositório contem os códigos fonte utilizados para implementação dos PLLs utilizando o módulo de síntese de alto nível (HLS Synthesis ou Vitis HLS 2020.2) do software VIVADO 2020.2. A pasta src cotem os seguintes diretórios:

• APF-SRF-PLL: cotem os códigos para implementação do APF PLL.
• SOGI-SRF-PLL: cotem os códigos para implementação do SOGI PLL.
• SIN-GEN: cotem os códigos para implementação do gerador de sinais utilizado nos testes.

Para implementação dos IPs, deve-se utilizar o software Vitis 2020.2 que vem no pacote Vivado Design Suite - HLx Editions 2020.2. Para criar o projeto no Vitis, o usuário deverá:

• Abrir o Vitis e clicar em criar novo projeto
• Adicionar os arquivos .cpp e .h do IP desejado na aba Add/remove design files.
• Ainda na aba Add/remove design files, selecionar a função top, APF_SRF_PLL_x64, SOGI_SRF_PLL_x64 ou sin_gen_x64_B, dependendo do IP desejado.
• Selecionar o FPGA desejado na aba Solution configuration
• Clicar em finalizar.

É importante lembrar que, embora os IPs possam ser sintetizados para diferentes modelos de FPGAs da Xilinx, o projeto foi testado apenas para a placa de desenvolvimento Xilinx Artix-7 FPGA AC701 Evaluation Kit.

Após a criação do projeto, o IP pode ser sintetizado a partir de um click na opção Run da barra de ferramentas.

Dayane Mendonça Lessa

Universidade do Estado do Rio de Janeiro

Programa de Pós-Graduação em Eng. Eletrônica

Mestre em eng. eletrônica

Cleiton Magalhães Freitas

Universidade do Estado do Rio de Janeiro

Departamento de Engenharia Elétrica

Professor Adjunto

[email protected]

Michel Pompeu Tcheou

Universidade do Estado do Rio de Janeiro

Programa de Pós-Graduação em Eng. Eletrônica

Professor Adjunto

[email protected]

Luís Fernando Corrêa Monteiro

Universidade do Estado do Rio de Janeiro

Programa de Pós-Graduação em Eng. Eletrônica

Professor Associado

[email protected]