程序运行环境及实用工具:本实验基于 Vivado2019,应用 Verilog HDL 语言对 CPU 五级流水线进行设计与仿真处理,使用 MIPS指令集。
数据相关通路,流水线暂停机制,32周期移位乘法器以及ORI,LUI,ADDIU,BEQ,SUBU,JAL,JR,ADDU,SLL,OR,LW,SW,XOR,BNE, SLTU,SLT,SLTI,SLTIU,J,ADD,ADDI,SUB,AND,ANDI,NOR,XORI,SLLV, SRA,SRAV,SRLV,SRL,BGTZ,BGEZ,BLEZ,BLTZ,BLTZAL,BGEZAL,MOVN, MOVZ,MFLO,MTHI,MTLO,DIV,DIVU,MULT,MULU,LB,LBU,LH,LHU, SB,SH,LSA
等指令。